一、门级工艺映射中显式冗余的优化（论文文献综述）
刘畅,武延军,吴敬征,赵琛[1]（2021）在《RISC-V指令集架构研究综述》文中研究说明指令集作为软硬件之间的接口规范,是信息技术生态的起始原点.RISC-V是计算机体系结构走向开放的必然产物,其出现为系统研究领域带来了新的思路,即系统软件问题的研究深度可以进一步向下延伸至指令集架构,从而拓展甚至颠覆软件领域的"全栈"概念.对近年来RISC-V指令集架构相关的研究成果进行了综述.首先介绍了RISC-V指令集的发展现状,指出开展RISC-V研究应重点关注的指令集范围.然后分析了RISC-V处理器设计要点和适用范围.同时,围绕RISC-V系统设计问题,从指令集、功能实现、性能提升、安全策略这4个方面,论述了RISC-V处理器基本的研究思路,并分析了近年来的研究成果.最后借助具体的研究案例,阐述了RISC-V在领域应用的价值,并展望了RISC-V架构后续研究的可能切入点和未来发展方向.
陈子昱[2]（2021）在《基于信息流跟踪的硬件安全性分析》文中提出数字硬件通常在医疗、金融、基础设施和国防系统中扮演着重要的角色,随着信息和供应链的全球化,硬件设计会涉及到多个国家和团队,其安全性越来越受到人们的关注。硬件设计中不安全的端口和硬件木马都有可能引发安全漏洞,这些安全漏洞为攻击者提供了访问和篡改敏感信息的可能,因此,对硬件设计进行安全性分析具有重要的现实意义。本文基于信息流跟踪的方法,来检测电路是否有安全威胁。主要内容如下:（1）介绍了硬件安全和信息流相关的基础知识,包括硬件安全威胁和防护技术,信息流的分类和安全策略等。同时对安全验证方法进行了解,并总结了现有的安全验证方法与其各自的优缺点。（2）研究了基于信息流跟踪的硬件木马检测方法。根据信息流跟踪的原理,对输入输出端口添加污点标签,并对电路进行阴影逻辑的扩展,在对添加阴影逻辑的电路进行网表分级的操作之后,运用形式化验证工具对添加阴影逻辑的电路进行等价性验证,根据输入端的属性为输入端口污点标签进行赋值,通过观察输出端口污点标签的取值,来判断电路是否有敏感信息的泄露或篡改。同时,利用形式化验证工具验证失败会给出反例的原理,对形式化验证判断有安全威胁的电路进行木马功能电路起始逻辑的检测,检测其位置和取值。最后进行三个实验,对样本电路进行有无网表分级的对比测试,形式化验证检测电路是否有木马的测试,以及木马功能电路起始逻辑的位置和取值的测试,通过这三个实验来证明方法的有效性。（3）研究了基于形式化验证反推电路完整触发序列的方法。基于已知的木马功能电路起始逻辑及其取值,利用形式化验证失败后给出的反例,对原始电路进行触发序列的反推。首先,以木马功能电路起始逻辑作为回溯的起点,进行网表分级操作的优化,来降低反推复杂逻辑的时间复杂度。然后对划分好的每一级进行时序逻辑组合化,这样可以通过形式化验证回溯到电路的输入端口。最后对每一级中得到的序列进行完整性验证,以得到完整的触发序列。通过实验表明,网表分级优化操作是有效的,并且对于电路逻辑较简单的木马电路,方法可以在较短的时间内反推出电路全部的触发序列,对于电路逻辑复杂的处理器电路,方法可以尽可能地降低时间复杂度,并反推出完整的触发序列。
顾海峰[3]（2020）在《规约驱动的片上系统一致性检测研究》文中认为片上系统（System-on-Chip,SoC）通常采用自顶向下的设计流程,根据高层级的设计规约探索设计空间后,设计将以虚拟原型的方式实现,同时硬件设备从寄存器传输级RTL模型进行逐层精化并综合直至布局布线最终流片。若物理设备的具体实现与设计规约不一致,那么在虚拟原型上开发的系统软件（如设备驱动程序）将难以与物理设备协同运行,这可能会导致严重的系统故障。此外,硬件物理设备若是在流片后被发现存在与原设计规约不一致的缺陷,则将会给厂商造成巨大的损失。因此,如何检测硬件设备的实现与设计规约的一致性是构建正确片上系统的关键问题。针对上述问题,本文以检测片上系统的高层级设计规约与低层级实现之间的一致性为研究目标,设计了规约驱动的片上系统一致性检测框架。具体来说,本文的主要研究内容和贡献如下:（1）.基于SystemRDL语言,本文提出了形式化设备模型自动生成方法。本文结合硬件寄存器描述语言SystemRDL,扩展了其语法语义以支持寄存器行为逻辑描述,并提出了转换规则将扩展后SystemRDL描述的设计规约自动转换为一个可执行的形式化设备模型FDM。如此,本文即可将不可执行的高层级设计规约自动转换为一个可执行的形式化设备模型以应用于自动化一致性检测。（2）.基于符号化执行,本文提出了规约驱动的片上系统一致性检测框架。通过使用内核分析框架Kprobes,本文实现了从虚拟原型或物理设备收集驱动程序请求以及设备状态。以形式化设备模型FDM作为设计的黄金参照模型,本文使用收集到的驱动程序请求序列在FDM上进行符号化执行,并比较由相同驱动程序请求触发的设备状态和FDM状态以检测高层级的FDM与低层级实现（例如虚拟原型和物理设备）之间的一致性。（3）.基于变异测试,本文设计了测试用例生成与一致性检测充分性评价方法。为了优化和提升一致性检测的充分性和效率,本文设计了具有硬件特性的变异算子和除变异体约束（Mutant-Killing Constraint）的生成规则,使用除变异体约束对低层级设备实现的潜在缺陷建模,在FDM中自动插桩除变异体约束并引导设备请求的自动化生成。本文提出了协作式符号化执行机制,使用生成的设备请求激励设备并收集设备状态,通过符号化执行插桩后的FDM来检测FDM与低层级实现之间的一致性,同时采用测试覆盖准则评价片上系统一致性检测的充分性。本文使用两个工业级网卡的虚拟原型和物理设备作为实验对象,实验结果表明,结合自动生成的FDM模型,本文提出的规约驱动的片上系统一致性检测方法不仅能够更加有效地检测出虚拟原型和物理设备中存在的缺陷,而且能够对一致性检测的充分性做出评估。
华一雄[4]（2020）在《基于自然语言处理的摩擦学知识图谱构建及软件系统设计》文中认为面对爆炸式增长的学科信息以及相关的文献资料,科研工作者亟需构建系统且完善的领域型学科知识图谱,从而高效应对海量数据,快速获取有效信息,精准快速把握核心知识点。目前学科知识图谱的构建多从文献计量学角度,分析学科知识的统计学特性,基于关键词完成信息挖掘。另一方面,自然语言处理技术（Natural language process,NLP）作为一种新兴的文本挖掘方法,能够快速提取学科文献中的核心内容。本文基于自然语言处理技术以及机器学习模型算法,将文献核心内容与文献计量学相结合构建学科知识图谱,并将其应用到摩擦学科中,完成了摩擦学知识图谱构建,同时设计了一套领域型知识图谱软件系统,生成摩擦学科可视化分析报告。本论文的主要研究工作包括:1)基于机器学习中典型分类模型以及自然语言处理中的文本表示等方法对海量学科文献进行信息挖掘,系统全面地梳理了具体学科领域中的细分研究方向。2)提出了“知识识别-知识获取-知识融合-知识应用”模块化的领域型知识图谱构建方法与流程。3)采用机器学习模型算法简化自然语言处理技术分析流程,快速高效地得到相应的学科细分方向分类,同时能够基于该分类结果进行样本以外的文本数据的精准分类。4)设计了一套软件系统,用于辅助完成学科知识图谱构建任务。该软件系统具有较高的开源性、可溯源性以及可视化成度,用户能根据需求进行个性化方案定制并生成学科分析报告。5)对摩擦学进行学科分析,结合文本分类、文献计量等方法,构建了摩擦学领域知识图谱,并基于软件系统实现学科分析报告的自动化生成。
赵莹莹[5]（2020）在《面向控制流加速的粗粒度可重构单元的优化设计》文中认为相比于通用处理架构与专用处理架构,粗粒度可重构架构（Coarse-Grained Reconfigurable Architecture,CGRA）因兼具高能效和高灵活性而有着独特的优势。然而CGRA因数据流驱动的特性无法高效甚至有效处理应用中存在的控制流结构。基于触发指令的执行方案（Triggered Instruction Architecture,TIA）作为一种比较全面的控制流处理方案,虽然能够同时实现处理循环分支与条件分支的基本功能,但由于每条指令都需要触发执行并且执行时存在寄存器依赖,使得该方案的处理性能存在不足。本文改进了TIA方案中每条指令都需要触发执行的机制,通过重新定义指令的触发标志,使得在指令顺序确定的情况下,一次性触发多条的指令,并通过增加断言标志来根据指令的类型控制断言寄存器的更新情况。多触发机制减少了断言寄存器依赖关系与触发次数,以此带来性能的提升。改进后的TIA方案虽因一次性触发多条操作在处理浅层长路径结构时具有较大的性能收益,但在处理嵌套层数较多、分支路径较短的分支结构时,需频繁地进行触发执行操作,性能收益不大。因此本文将控制流进行分类,将浅层长路径结构采用多触发的机制处理;将深层短路径结构采用基于标签的全断言执行方案（Tag-Based Full Predication,TFP）处理,即通过标签对比及并行化标签改写的方式处理,同时在此基础上消除了条件分支指令执行时的标签对比操作,以进一步提升性能。本文将改进后的TIA方案称为混合触发的全断言执行方案（Hybrid Triggered Full Predication,HTFP）,并基于改进方案的原理对PE（Processing Element）单元进行了硬件架构设计。本文对所改进的方案及TIA方案、TFP方案进行了RTL实现,以从Mibench和SPEC CPU2006中提取的控制密集型循环体为验证案例,基于手工映射的方式,使用Vivado仿真器对三种方案进行功能验证及性能对比分析,通过抓取仿真过程的中间变量结果与C代码的执行结果进行比对来验证三种方案的功能正确性。在功能正确的基础上,对三种方案进行性能对比分析。本文在TSMC 40nm,50MHz的实验条件下,基于Design Complier对三种方案进行综合以实现功耗评估。实验结果表明,本文所改进的方案相比于TIA方案和TFP方案性能分别提升了23.6%和16.9%,功耗分别增加了2.38%和9.75%。
吴成路[6]（2020）在《基于分组剪枝的CNN加速器设计与FPGA验证》文中研究表明近些年,随着深度学习算法的发展与硬件设备算力的提升,卷积神经网络逐渐成为计算机视觉领域高性能的代名词,在物联网与边缘计算的应用中发挥着重要的作用。然而,卷积神经网络的高性能以高密集运算及庞大参数量为代价,对卷积神经网络的终端部署带来了极大的挑战。为了深度学习技术的普及,对卷积神经网络的参数压缩及加速运行具有重要的研究价值。本文从挖掘卷积神经网络参数冗余性的角度出发,设计网络加速算法与高性能硬件加速架构,最大限度地删减模型参数量与运算量,提升模型运行效率。首先基于分组卷积算法的实现形式与阵列结构加速器的卷积层计算形式,设计分组剪枝算法改善结构化剪枝方法存在的删减冗余问题。其次,针对分组剪枝算法下L-2正则化方法存在的局限性,提出一种组内稀疏正则化方法,在减少原网络精度损失的同时进一步提升网络参数删减率。最后,针对分组剪枝后的高稀疏网络设计硬件加速器,建立访存传输数学模型并探索最佳的设计规模与计算模式。通过稀疏计算单元设计、片内外缓存调度、功能层计算及系统调度等优化加速器的设计,进一步加速分组剪枝后的稀疏网络。本文以典型的LeNet-5与VGG-16为实验对象,在卷积层参数删减率87.5%下,分组剪枝后网络的运算量分别减少了75.4%与86.9%,且GPU前向推断实现了2.53倍与2.15倍的加速效果,其中LeNet-5网络在MNIST数据集下实现零误差,VGG-16在CIFAR-10数据集上误差仅增加0.48%。基于中芯国际40nm工艺库的DC综合结果显示,在工作频率200MHz且工作电压1.1V下,硬件加速器总功耗141.08m W,核心面积为1.867mm2。以Xilinx VC707开发板为实现平台,在时钟频率100MHz下使用VGG-16网络测试加速器的性能,所设计加速器在功耗8.15W下的有效算力可达188.41GOPS,对应功效为23.1GOPS/W。本文基于分组剪枝的CNN硬件加速器设计方法对人工智能终端轻量化、低耗能的研究与设计具有一定的参考意义。
谢光辉[7]（2020）在《基于RISCV处理器的抗辐照敏捷开发平台设计》文中指出随着物联网的发展以及人工智能的兴起,芯片的需求变得越来越多样化。传统的芯片开发模式设计周期长、投资风险高,这些因素严重影响芯片的发展,使用更敏捷的开发方式成为了新时代芯片开发最主要的诉求。对可靠性要求极高的抗辐照芯片的开发也存在着同样的问题,将芯片敏捷开发方法引入到抗辐照芯片的设计中,从而加快抗辐照芯片的开发速度,这对我国航天事业以及核物理的发展具有重要意义。本文在深入研究芯片敏捷开发方法的基础上设计了基于FIRRTL（Flexible Intermediate Representation for RTL）的抗辐照加固敏捷开发平台。该平台包括前端、中间转换以及后端三个部分。前端用来解析Chisel格式和FIRRTL格式的硬件描述文件,解析之后的硬件描述被以抽象语法树的形式传递给中间转换部分。中间转换嵌入了本地三模冗余（Local TMR）加固算法和基于SCC（Strongly Connected Compoent）的分布式三模冗余（Distributed TMR）加固算法,用于对输入的电路进行三模冗余加固处理。后端部分通过调用FIRRTL框架中的Verilog生成器将三模冗余之后的硬件描述转化为Verilog描述。采用Scala语言,开发平台的各个部分。将使用Chisel HDL和FIRRTL描述的电路模块作为该平台的输入进行处理,得到具有三模冗余描述的Verilog文件。将Chisel HDL描述的硬件和FIRRTL描述的硬件转化为Verilog文件描述,使用VCS仿真工具对原始的Verilog文件和具有三模冗余描述的Verilog文件分别模拟并进行对比,验证该平台功能的有效性。使用错误注入工具对生成的Verilog文件进行错误注入,验证该平台生成的文件具有抗单粒子翻转的功能。搭建RISCV处理器的最小系统,对经过平台处理的RISCV处理器进行测试,验证了该平台具备以三模冗余方式加固RISCV处理器的能力。
胡有能[8]（2020）在《一种面向SOC性能评估的平台构建》文中认为芯片的发展,从最原始的单一性能的单片ASIC,发展成为携带中处理器、存储器、IP模块和总线的So C（System on Chip）系统,再到多核多层级总线的复杂系统。虽然性能得到提升,但庞大的设计规模和复杂的体系架构使得So C系统级软硬件架构设计开发面临巨大挑战。单单依赖传统的RTL仿真是没法跟上发展步伐的。因此,基于电子系统级的评估系统,通过高层次建模,来快速评估So C系统的性能的研究悄然兴起。系统级评估系统对于片上系统架构设计的初期而言,具有非常大的指导意义和实际参考价值。本文提出了一种面向So C性能评估平台的构建方法,主要工作如下:本文以高灵活性、高通用性的SoC处理器性能建模技术为设计的出发点,结合动态仿真和静态分析技术,根据软件任务划分方式和软硬件映射关系,评估应用程序在So C对应处理器上的计算负载。解决由于So C处理器架构多样化造成的So C软硬件系统性能评估技术通用性差问题。设计过程中,首先建立处理器行为模型;其次,研究处理器功耗概率分布模型,建立指令与功耗之间的映射关系;然后,构建软件代码与指令系统的映射机制,并利用原始仿真技术评估目标指令执行覆盖率;最后结合应用程序指令分布、指令执行周期权重综合评估处理器计算周期、存储器数据访问量等。本文以高效、灵活的SoC多级存储器架构建模技术为设计基础,着重于缓存建模架构、索引机制和状态更新策略的研究。以期解决So C存储模型结构种类多、仿真速度慢、配置性差造成的评估效率低、通用性差的问题。在架构特性方面,针对So C高速缓存架构灵活、结构多样和同步复杂的特点,本文采用层次化高速缓存架构模型。在索引机制方面,建立程序指令、数据块状态和缓存块状态模型分别记录程序指令块在各级高速缓存中的映射状态和高速缓存状块中标签、替换策略及同步位等信息,从而实现恒定时间的命中检测机制。采用基于System C的TLM建模方法对外设和总线进行建模,并借助OVP的快速建模环境,构建一款完整So C系统,并编写对应测试软件系统程序加以验证,最后得出So C系统的架构性能情况,主要包括处理器的计算能力、高速缓存模型的命中率以及外设的通信速率和准确率等指标。对于So C系统的架构设计初期具有一定的指导意义和价值。
王虹飞[9]（2020）在《资源受限下阶层式集成学习研究》文中研究表明集成学习是一类重要的机器学习策略。集成学习通过构造含有多个学习器的集合,以期望获得比其中任意一个个体学习器更优的算法准确度。然而,机器学习模型的训练与使用需要消耗相应的资源,包括但不限于为完成计算任务所需的存储空间、执行时间,和耗费的能量,以及其他所需的物质与人力资源。额外的存储需求和计算成本很大程度上限制了集成学习的潜在应用。有限的计算资源成为许多集成学习方法无法回避的问题,特别是当集成规模较为庞大时,训练和使用集成模型时出现的困难和瓶颈日益显现。集成约简是破解计算资源掣肘的有效途径。集成约简又被称为集成选择、集成修剪,是集成学习中一个活跃的研究领域。集成约简主要目的是从一个集成学习集合中筛选出部分模型组成一个子集合,进而舍弃原集合中剩余的未被选取的基学习器,利用该子集替代原有集合,用较少的资源开销在性能上（通常是预测准确度）达到所需要求。集成约简研究具有显着的应用价值与重要的理论意义。本研究针对资源受限下集成约简与集成学习中亟待解决的几个问题展开了研究。首先设计集成约简算法以降低集成规模,从根本上减少由数量众多的基学习器产生的计算资源开销;以此算法为基础,研究阶层式集成学习算法框架,在控制集成规模的同时提高集成模型的精度和训练速度;依托该阶层式算法框架,形成直接计算多分类任务的方法,避免多次执行二分类学习器导致过多的资源开销;最后,研究集成学习系统的硬件部署方法,同时验证为资源受限条件设计的集成约简算法与学习框架。本研究主要工作和创新点具体包括:（1）提出了一种新颖的集成约简方法。创新性的引入布尔逻辑、逻辑综合的思想与技术,先利用逻辑最小化从初始集成选取数量非常有限的个体学习器模型,再用生成的布尔函数结合这些模型,计算最终集成的整体输出。本课题从一个全新的视角探索集成学习研究,首次认识到集成约简这一重要的机器学习问题可以被系统地规划为逻辑最小化问题。实验结果表明,在确保分类预测准确率不低于Bagging算法的情况下,平均仅保留9.43%的基学习器模型,在最佳情况下能够达到大于97%的约简率,新集成规模为当前同类算法中最小。（2）提出了一种阶层式集成学习算法框架。在训练学习阶段,算法先通过随机森林算法构建一个初始集,再通过设计的划分策略将其划分为多个较小的组,在划分后以组为单位的子集成上执行基于逻辑综合的集成约简算法,从而将最初的面向大规模初始集的集成约简问题,转换为若干个针对数量十分有限的基学习器小集合的子问题,确保逻辑综合的效果与执行效率。在使用集成学习模型做推断时,先在组内运用基学习器完成分类计算,再将各组的结果集中结合作为集成整体输出。“阶层式”为集成算法提供了一种对计算资源敏感的集成规模调控机制,能够准确的对最终集成规模的上限与下限作出预判。该集成算法显着地减少了初始集规模,且在分类准确率上超过随机森林和现有集成约简算法。（3）提出了一种多类别分类问题的直接计算方法。一直以来,当分类器不具备直接处理多类别分类问题时,传统方法习惯于将多分类问题转化为一组二分类的子问题求解。本研究则从正面直接给出解决办法:先利用多位编码表示两个以上的数据样本类别,再对多位编码后的真值表执行多次逻辑综合生成布尔函数组,其中每个函数负责一个类别编码位的布尔值。实验结果验证了方法的可行性,在取得超过随机森林的分类准确率的同时能够实现更小的最终集成规模。（4）提出了一种由高级程序语言向硬件描述语言自动转化的范式,能够从基于高级程序语言的决策树集成学习模型自动生成可在硬件系统部署的电路模型。实验部分从物理层面考察了包括随机森林在内的若干集成算法对硬件资源占有情况,是本课题“资源受限下”的集成学习研究的重要实践部分。前期机器学习、数据挖掘研究不乏有设计巧妙的集成约简方法,但往往止步于算法在纯软件环境的实现和验证。虽多次指出在嵌入式及边缘设备中的应用前景,却从未实现。本研究的自动转化范式不仅在真实的物理硬件系统上验证了本课题提出的算法,还具推广意义,可以与现有的绝大多数决策树集成学习研究结合,满足机器学习模型硬件实现、软硬件系统协同设计的工业应用需求。综上所述,阶层式集成学习框架是本课题研究的核心。以此为基础的划分策略和训练方法可以有效地调控集成模型的预测准确率、存储开销、功耗、训练时间、响应速度等性能,达到资源受限下的最佳综合状态。面向多分类问题的直接计算方法使阶层式集成框架功能上更加完善。逻辑综合则是贯穿全文的关键技术。大量的软、硬件实验结果验证了本研究提出的集成算法与方法。
文宁[10]（2020）在《基于门级网表的硬件木马智能诊断方法研究》文中研究表明随着世界的信息化发展,集成电路（Integrated circuit,IC）已经成为现代社会不可或缺的重要组成部分。为了尽可能的减少集成电路的生产成本,集成电路的设计、制造、组装等阶段被不同的第三方工厂承包,这为攻击者在集成电路中植入硬件木马提供了便利。集成电路的安全问题引发了人们的广泛关注,但是目前尚不存在一套较好的工具,可以定位并删除电路设计中的硬件木马。文本以门级网表为研究对象,检测文本网表中是否存在硬件木马,并根据网表拓扑结构删除网表中的硬件木马。本文的主要研究工作如下:（1）介绍了硬件木马的基本概念和结构,阐述了硬件木马在门级网表层的表现形式,总结了硬件木马的属性和分类,分析了几种现在主流的硬件木马检测方法并对比了各个检测方法的优缺点。（2）研究了一种基于门级网表的无监督硬件木马检测算法。针对门级网表中的硬件木马,设计了一种无监督聚类硬件木马检测方法来区分木马网表和普通网表。该方法包括构建有向图模型、特征提取、节点聚类和类别判断四个步骤,使用该方法能够提取出木马网表中的可疑节点集。其中有向图模型用于快速访问节点对象,节点聚类分别使用了K-Means和DBSCAN两种聚类算法。我们使用实验验证该方法的木马检测效果,结果表明,该方法可以100%地区分木马网表和普通网表。节点聚类算法K-Means和DBSCAN木马检测效果相当,但K-Means时间开销较小。（3）设计了一种基于可疑节点集的硬件木马诊断方法。针对上述硬件木马检测方法中提取出的可疑节点集,设计了一种可完全剔除门级网表中硬件木马的方法。该方法首先将离散的节点映射为逻辑单元,然后利用网表拓扑结构定位硬件木马位置,最后根据SCOAP可控性值,消除逻辑单元输入冗余项来剔除门级网表中硬件木马。最后使用Trust-Hub中的测试基准来验证该方法的正确性。实验结果显示,该方法能够在不影响网表正常结构的情况下完全地删除木马结构。
二、门级工艺映射中显式冗余的优化（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、门级工艺映射中显式冗余的优化（论文提纲范文）
（1）RISC-V指令集架构研究综述（论文提纲范文）
| 1 前言 |
| 2 RISC-V指令集 |
| 2.1 RISC-V基础指令集 |
| 2.1.1 RV32I和RV64I指令集 |
| 2.1.2 RV32E指令集 |
| 2.1.3 RV128I指令集 |
| 2.1.4 RVWMO指令集 |
| 2.2 RISC-V扩展指令集 |
| 2.3 RISC-V指令集的状态 |
| 2.4 RISC-V权限模式 |
| 2.4.1 M模式 |
| 2.4.2 U模式 |
| 2.4.3 S模式 |
| 2.4.4 H模式 |
| 2.5 小结 |
| 3 RISC-V硬件平台 |
| 3.1 对RISC-V处理器的研究 |
| 3.2 对RISC-V模拟器的研究 |
| 4 RISC-V系统设计 |
| 4.1 RISC-V系统功能实现 |
| 4.1.1 单处理器系统 |
| 4.1.2 多处理器系统 |
| 4.1.3 处理器集群系统 |
| 4.1.4 测试与验证 |
| 4.2 RISC-V系统性能优化 |
| 4.2.1 处理器利用率提升 |
| 4.2.2 内存优化 |
| 4.2.3 通信延迟缓解 |
| 4.2.4 能耗优化 |
| 4.3 RISC-V系统安全策略设计 |
| 4.3.1 硬件微架构攻击的防御 |
| 4.3.2 程序劫持攻击的防御 |
| 4.3.3 其他内存攻击的防御 |
| 4.3.4 侧信道攻击的防御 |
| 4.3.5 安全策略总结 |
| 5 RISC-V应用场景分析 |
| 5.1 RAE:一种远程原子扩展 |
| 5.1.1 场景描述 |
| 5.1.2 场景分析 |
| 5.2 SALSA:一个用于序列比对的领域专用架构 |
| 5.2.1 场景描述 |
| 5.2.2 场景分析 |
| 5.3 MAC:3D栈内存聚合单元 |
| 5.3.1 场景描述 |
| 5.3.2 场景分析 |
| 5.4 Notary安全批准方案 |
| 5.4.1 场景描述 |
| 5.4.2 场景分析 |
| 6 未来发展方向 |
| 6.1 硬件的新发展 |
| 6.2 与新技术结合 |
| 7 结束语 |
（2）基于信息流跟踪的硬件安全性分析（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与研究意义 |
| 1.2 研究现状 |
| 1.3 本文的研究内容与结构安排 |
| 第二章 相关研究及技术介绍 |
| 2.1 硬件安全介绍 |
| 2.1.1 硬件安全概述 |
| 2.1.2 硬件安全威胁 |
| 2.1.3 硬件安全防护技术 |
| 2.2 信息流介绍 |
| 2.2.1 信息流概述 |
| 2.2.2 信息流分类 |
| 2.2.3 信息流安全策略 |
| 2.3 安全验证方法介绍 |
| 2.3.1 基于仿真的方法 |
| 2.3.2 模型检测方法 |
| 2.3.3 定理证明方法 |
| 2.3.4 等价性验证方法 |
| 2.3.5 安全验证方法的比较 |
| 2.4 本章小结 |
| 第三章 基于信息流跟踪的硬件木马检测方法 |
| 3.1 基于信息流跟踪检测硬件木马方法介绍 |
| 3.1.1 相关定义 |
| 3.1.2 基于信息流跟踪检测硬件木马的基本原理 |
| 3.1.3 formality形式化验证概述 |
| 3.2 对电路进行阴影逻辑的添加 |
| 3.2.1 网表综合 |
| 3.2.2 构建基本元件的阴影逻辑 |
| 3.2.3 构建阴影逻辑库 |
| 3.2.4 对网表添加阴影逻辑 |
| 3.3 网表分级 |
| 3.4 形式化验证判断电路的安全性 |
| 3.4.1 木马分类 |
| 3.4.2 formality工具判断电路安全性 |
| 3.4.3 结合网表分级的方法对几种木马进行安全性检测 |
| 3.5 检测木马功能电路起始逻辑的位置 |
| 3.6 信息流跟踪检测硬件木马实验验证 |
| 3.6.1 网表分级测试 |
| 3.6.2 电路安全性检测测试 |
| 3.6.3 木马功能电路起始逻辑检测实验测试 |
| 3.7 本章小结 |
| 第四章 基于形式化验证的触发序列反推方法 |
| 4.1 方法概述 |
| 4.1.1 需要解决的问题 |
| 4.2 具体步骤 |
| 4.2.1 构建待检测电路的参考文件和实现文件 |
| 4.2.2 网表分级优化 |
| 4.2.3 时序逻辑组合化 |
| 4.2.4 验证触发序列是否完整 |
| 4.2.5 方法精确度和复杂度的分析 |
| 4.3 触发序列构建实验验证 |
| 4.3.1 网表分级优化构建触发序列对比实验 |
| 4.3.2 硬件木马触发序列构建实验 |
| 4.3.3 引发处理器漏洞触发序列构建实验 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 本文总结 |
| 5.2 未来展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（3）规约驱动的片上系统一致性检测研究（论文提纲范文）
| 摘要 |
| Abstract |
| 主要符号 (/命名) 中英对照表 |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.2.1 片上系统形式化建模 |
| 1.2.2 片上系统的缺陷检测与验证 |
| 1.2.3 硬件设计中的测试 |
| 1.3 面临的挑战 |
| 1.4 整体研究内容和研究思路 |
| 1.5 本文的主要工作与贡献 |
| 1.6 本文组织结构 |
| 第二章 基本概念和预备知识 |
| 2.1 符号化执行 |
| 2.2 虚拟原型 |
| 2.3 变异测试 |
| 2.4 本章小结 |
| 第三章 形式化设备模型(FDM)的自动化生成方法 |
| 3.1 问题与概述 |
| 3.2 相关工作 |
| 3.3 SystemRDL的语法扩展与FDM的自动化生成 |
| 3.3.1 语法扩展 |
| 3.3.2 设计规约的自动转换规则 |
| 3.4 SystemRDL转换结果 |
| 3.5 本章小结 |
| 第四章 规约驱动的片上系统一致性检测框架 |
| 4.1 问题与概述 |
| 4.2 相关工作 |
| 4.3 FDM与片上系统设备之间的一致性检测 |
| 4.3.1 设备轨迹的收集 |
| 4.3.2 基于符号化执行的一致性检测 |
| 4.4 实验结果与分析 |
| 4.4.1 虚拟原型和物理设备缺陷的检测与分析 |
| 4.4.2 一致性检测的性能评估与分析 |
| 4.5 本章小结 |
| 第五章 基于变异的测试用例生成与一致性检测充分性评价 |
| 5.1 问题与概述 |
| 5.2 相关工作 |
| 5.3 基于变异的测试用例生成与一致性检测的结合 |
| 5.3.1 变异算子的选择与除变异体约束的生成 |
| 5.3.2 基于变异的测试用例生成 |
| 5.3.3 基于变异的一致性检测 |
| 5.4 实验结果与分析 |
| 5.4.1 测试用例生成与一致性检测的充分性分析 |
| 5.4.2 一致性检测的性能分析 |
| 5.4.3 虚拟原型和物理设备缺陷的检测结果分析 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 本文工作总结 |
| 6.2 未来工作展望 |
| 参考文献 |
| 致谢 |
| 简历 |
| 攻读博士学位期间发表的论文和科研情况 |
（4）基于自然语言处理的摩擦学知识图谱构建及软件系统设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 引言 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状综述 |
| 1.2.1 摩擦学研究现状 |
| 1.2.2 知识图谱 |
| 1.2.3 自然语言处理 |
| 1.2.4 研究现状小结 |
| 1.3 本文研究内容 |
| 1.4 本文的组织架构 |
| 第二章 理论基础与算法模型 |
| 2.1 文本表示方法 |
| 2.1.1 离散表征 |
| 2.1.2 主题模型 |
| 2.1.3 Word2vec方法 |
| 2.2 文本分类基础 |
| 2.2.1 常见分类方法 |
| 2.2.2 文本分类问题的应用类别 |
| 2.2.3 文本分类的性能评价指标 |
| 2.3 深度学习理论 |
| 2.3.1 RNN模型 |
| 2.3.2 LSTM模型 |
| 2.4 其他方法 |
| 2.5 本章小节 |
| 第三章 领域型知识图谱构建方法 |
| 3.1 知识图谱本质与架构 |
| 3.2 知识图谱的实现流程 |
| 3.2.1 知识识别 |
| 3.2.2 知识获取 |
| 3.2.3 知识融合 |
| 3.2.4 知识应用 |
| 3.3 典型知识图谱应用软件分析 |
| 3.4 本章小节 |
| 第四章 摩擦学知识图谱构建 |
| 4.1 问题描述 |
| 4.2 摩擦学科研究路线 |
| 4.2.1 构造摩擦学文献信息数据集 |
| 4.2.2 摩擦学细分方向梳理 |
| 4.2.3 摩擦学计量分析 |
| 4.2.4 摩擦学文献推荐 |
| 4.2.5 知识图谱报告生成 |
| 4.3 实验结果分析 |
| 4.3.1 数据集描述 |
| 4.3.2 实验验证 |
| 4.4 本章小结 |
| 第五章 领域型知识图谱软件系统设计 |
| 5.1 领域型知识图谱软件系统设计 |
| 5.1.1 软件需求 |
| 5.1.2 功能实现 |
| 5.1.3 整体架构 |
| 5.2 领域型知识图谱软件系统实现 |
| 5.2.1 软件系统核心技术 |
| 5.2.2 软件系统后台开发 |
| 5.2.3 软件系统前端开发 |
| 5.2.4 模块数据输入格式 |
| 5.3 领域型知识图谱软件系统效果展示 |
| 5.3.1 界面设计 |
| 5.3.2 功能与性能测试 |
| 5.4 案例展示 |
| 5.4.1 数据搜集 |
| 5.4.2 文本预处理 |
| 5.4.3 结果分析 |
| 5.5 本章小节 |
| 第六章 结束语 |
| 6.1 工作总结 |
| 6.2 研究展望 |
| 参考文献 |
| 附录一 |
| 致谢 |
| 攻读硕士学位期间已发表或录用的论文 |
（5）面向控制流加速的粗粒度可重构单元的优化设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题背景及意义 |
| 1.1.1 粗粒度可重构处理器 |
| 1.1.2 CGRA控制流优化的意义 |
| 1.2 国内外研究现状 |
| 1.3 论文研究内容与设计指标 |
| 1.3.1 研究内容 |
| 1.3.2 设计指标 |
| 1.4 论文组织结构 |
| 第二章 面向控制流的CGRA处理方法 |
| 2.1 分支预测技术 |
| 2.2 断言执行 |
| 2.2.1 部分断言执行 |
| 2.2.2 基于条件的全断言执行 |
| 2.2.3 基于状态的全断言执行 |
| 2.2.4 基于标签的全断言执行 |
| 2.3 双发射单执行 |
| 2.4 基于触发指令的执行方案 |
| 2.5 主流方案对比 |
| 2.6 本章小结 |
| 第三章 混合触发的全断言执行方案 |
| 3.1 TFP方案分析 |
| 3.2 TIA方案分析 |
| 3.3 混合触发的全断言执行方案功能实现 |
| 3.3.1 控制流结构分类 |
| 3.3.2 浅层长路径基本功能实现 |
| 3.3.3 深层短路径基本功能实现 |
| 3.4 混合触发的全断言执行方案定量分析 |
| 3.4.1 浅层长路径分支结构 |
| 3.4.2 深层短路径分支结构 |
| 3.4.3 无False Path长路径NITE结构 |
| 3.4.4 无False Path短路径NITE结构 |
| 3.5 本章小结 |
| 第四章 面向控制流加速的CGRA硬件架构设计 |
| 4.1 CGRA基本架构设计及路由设计 |
| 4.2 基于混合触发的全断言执行方案硬件架构设计 |
| 4.2.1 控制方案 |
| 4.2.2 重构与调度方式 |
| 4.2.3 PE单元架构设计 |
| 4.3 本章小结 |
| 第五章 实验结果与分析 |
| 5.1 功能验证 |
| 5.1.1 实验方案 |
| 5.1.2 功能验证结果 |
| 5.2 性能对比分析 |
| 5.2.1 浅层长路径分支结构 |
| 5.2.2 深层短路径分支结构 |
| 5.2.3 无False Path长路径NITE结构 |
| 5.2.4 无False Path短路径NITE结构 |
| 5.3 功耗对比分析 |
| 5.3.1 功耗验证方法 |
| 5.3.2 功耗验证结果及分析 |
| 5.4 设计指标对比 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（6）基于分组剪枝的CNN加速器设计与FPGA验证（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 网络加速算法研究现状 |
| 1.2.2 硬件加速器研究现状 |
| 1.3 研究内容及设计指标 |
| 1.3.1 研究内容 |
| 1.3.2 设计指标 |
| 1.4 论文组织结构 |
| 第二章 卷积神经网络与加速方法基础 |
| 2.1 卷积神经网络基础 |
| 2.1.1 卷积神经网络基本结构 |
| 2.1.2 前向推断过程及资源需求分析 |
| 2.1.3 典型的网络结构组成与分析 |
| 2.2 卷积神经网络算法加速方法 |
| 2.2.1 层分解 |
| 2.2.2 模型量化 |
| 2.2.3 网络剪枝 |
| 2.3 卷积神经网络加速器结构概述 |
| 2.4 本章小结 |
| 第三章 基于分组剪枝的卷积网络加速算法设计 |
| 3.1 网络剪枝算法的数学模型 |
| 3.2 分组剪枝算法设计与验证 |
| 3.2.1 分组剪枝算法 |
| 3.2.2 算法有效性验证 |
| 3.3 组内稀疏正则化设计与分析 |
| 3.3.1 正则化方法及其局限性 |
| 3.3.2 组内稀疏正则化的实现 |
| 3.3.3 实验对比与分析 |
| 3.4 本章小结 |
| 第四章 基于分组剪枝的硬件加速器设计与仿真 |
| 4.1 卷积加速器设计空间探索 |
| 4.2 卷积加速器整体结构设计 |
| 4.3 核心模块设计与仿真 |
| 4.3.1 稀疏卷积计算单元 |
| 4.3.2 高效窗口缓存模块 |
| 4.3.3 功能计算层 |
| 4.3.4 系统调度及控制模块 |
| 4.4 加速器整合与仿真 |
| 4.4.1 模块整合与功能仿真 |
| 4.4.2 DC逻辑综合 |
| 4.4.3 综合后仿真 |
| 4.5 本章小结 |
| 第五章 卷积网络加速器验证与结果分析 |
| 5.1 开发平台及测试系统设计 |
| 5.1.1 开发平台 |
| 5.1.2 测试系统设计 |
| 5.2 加速器性能测试与分析 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士期间的成果 |
（7）基于RISCV处理器的抗辐照敏捷开发平台设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景与研究意义 |
| 1.2 国内外研究现状 |
| 1.3 本文主要研究内容 |
| 第2章 抗辐照敏捷开发平台架构设计 |
| 2.1 RISCV介绍 |
| 2.2 基于CHISEL HDL的硬件设计的研究 |
| 2.2.1 Chisel介绍 |
| 2.2.2 Chisel在抗辐照敏捷开发平台中的应用 |
| 2.3 基于FIRRTL中间表达格式的电路形式转换的分析 |
| 2.3.1 FIRRTL的硬件编译框架 |
| 2.3.2 FIRRTL中间表达格式 |
| 2.3.3 FIRRTL中间格式转换 |
| 2.4 抗辐照敏捷开发平台 |
| 2.5 本章小结 |
| 第3章 抗辐照敏捷开发平台的实现 |
| 3.1 电路的单粒子翻转 |
| 3.2 三模冗余 |
| 3.2.1 表决器类型 |
| 3.2.2 表决器插入 |
| 3.2.3 三模冗余类型 |
| 3.3 基于FIRRTL的抗辐照敏捷平台功能的实现 |
| 3.3.1 平台框架设计 |
| 3.3.2 平台的前端设计 |
| 3.3.3 平台主体功能设计 |
| 3.3.4 平台的后端设计 |
| 3.4 本章小结 |
| 第4章 抗辐照敏捷开发平台的验证 |
| 4.1 基础电路功能验证 |
| 4.1.1 无环时序电路的验证 |
| 4.1.2 有环时序电路的验证 |
| 4.1.3 ISCAS89 Benchmark的验证 |
| 4.2 平台性能分析 |
| 4.3 RISCV处理器的加固实例 |
| 4.4 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
（8）一种面向SOC性能评估的平台构建（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 引言 |
| 1.2 高层次建模评估系统 |
| 1.3 硬件评估系统国内外研究现状 |
| 1.3.1 硬件评估系统国内外发展 |
| 1.3.2 硬件评估系统面临的挑战和机遇 |
| 1.4 论文研究内容与论文章节安排 |
| 1.4.1 论文研究内容 |
| 1.4.2 课题研究意义 |
| 1.4.3 论文章节安排 |
| 第2章 SOC性能评估系统的处理器建模 |
| 2.1 处理器建模的方法介绍 |
| 2.1.1 基于软件的处理器建模 |
| 2.1.2 基于硬件的处理器建模 |
| 2.2 基于原始仿真的处理器建模 |
| 2.2.1 处理器建模整体流程 |
| 2.2.2 指令性能分析 |
| 2.2.3 存储器分析 |
| 2.3 处理器的性能指标 |
| 2.4 本章小结 |
| 第3章 SOC性能评估系统的高速缓存建模 |
| 3.1 高速缓存介绍 |
| 3.1.1 高速缓存的基本原理 |
| 3.1.2 高速缓存的索引机制 |
| 3.1.3 高速缓存的替换策略 |
| 3.2 灵活可配的多层架构高速缓存模型 |
| 3.2.1 高效灵活可配的高速缓存建模 |
| 3.2.2 基于分段的高速缓存更新策略 |
| 3.3 缓存的性能指标 |
| 3.4 本章小结 |
| 第4章 SOC性能评估系统的外设和总线建模 |
| 4.1 System C简介 |
| 4.1.1 System C基本概况 |
| 4.1.2 System C建模方法 |
| 4.2 TLM2.0简介 |
| 4.2.1 TLM2.0基本概况 |
| 4.2.2 TLM2.0建模方法 |
| 4.3 片上总线AXI建模 |
| 4.3.1 AXI总线功能描述 |
| 4.3.2 AXI总线事物级建模 |
| 4.4 外设IP建模 |
| 4.5 本章小结 |
| 第5章 SOC性能评估系统的整体建模和实验 |
| 5.1 OVP的简介 |
| 5.1.1 建模环境简介 |
| 5.1.2 建模工具简介 |
| 5.2 SOC评估系统软硬件平台 |
| 5.3 SOC评估系统实验 |
| 5.3.1 实验方案的选取 |
| 5.3.2 实验结果的分析 |
| 5.4 本章小结 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 附录 作者在读期间发表的学术论文及参加的科研项目 |
（9）资源受限下阶层式集成学习研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景与意义 |
| 1.2 研究目标 |
| 1.3 论文组织结构与贡献 |
| 2 基于逻辑综合的集成约简算法 |
| 2.1 集成学习与集成约简 |
| 2.2 逻辑综合与优化 |
| 2.3 集成约简算法 |
| 2.4 实验结果与分析 |
| 2.5 本章小结 |
| 3 阶层式集成约简与学习算法 |
| 3.1 引言 |
| 3.2 阶层式集成算法设计 |
| 3.3 初始集划分策略 |
| 3.4 集成算法实验与分析 |
| 3.5 本章小结 |
| 4 基于布尔逻辑的多类别分类方法 |
| 4.1 多类别分类问题 |
| 4.2 布尔逻辑与多类别分类 |
| 4.3 实验与分析 |
| 4.4 本章小结 |
| 5 集成学习模型的硬件实现 |
| 5.1 研究背景及本章目标 |
| 5.2 硬件模型自动生成方法 |
| 5.3 实验与分析 |
| 5.4 本章小结 |
| 6 总结与展望 |
| 6.1 全文总结 |
| 6.2 研究展望 |
| 致谢 |
| 参考文献 |
| 附录1 攻读博士学位期间发表论文目录 |
（10）基于门级网表的硬件木马智能诊断方法研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 研究现状 |
| 1.3 本文研究内容与结构安排 |
| 第二章 硬件木马和其检测方法概述 |
| 2.1 硬件木马 |
| 2.1.1 硬件木马结构 |
| 2.1.2 门级网表层表现 |
| 2.2 硬件木马分类 |
| 2.2.1 形成阶段 |
| 2.2.2 激活方式 |
| 2.2.3 功能效果 |
| 2.2.4 所处位置 |
| 2.3 硬件木马检测方法 |
| 2.3.1 失效性分析技术 |
| 2.3.2 边信道分析技术 |
| 2.3.3 逻辑测试技术 |
| 2.3.4 主动检测技术 |
| 2.3.5 检测方法对比 |
| 2.4 本章小结 |
| 第三章 硬件木马检测方法研究 |
| 3.1 基于门级网表的木马检测原理 |
| 3.1.1 门级网表的结构 |
| 3.1.2 可行性分析 |
| 3.2 基于门级网表的硬件木马检测 |
| 3.2.1 总体流程 |
| 3.2.2 构建有向图模型 |
| 3.2.3 特征提取 |
| 3.2.4 聚类划分 |
| 3.2.5 分类判断 |
| 3.3 实验与实验结果 |
| 3.3.1 测试样本 |
| 3.3.2 实验结果与分析 |
| 3.4 本章小结 |
| 第四章 硬件木马诊断方法研究 |
| 4.1 硬件木马诊断背景 |
| 4.2 硬件木马诊断方法 |
| 4.2.1 总体流程 |
| 4.2.2 节点映射为逻辑单元原理 |
| 4.2.3 还原污染电路 |
| 4.2.4 剔除硬件木马 |
| 4.3 实验结果与分析 |
| 4.3.1 测试样本 |
| 4.3.2还原污染电路实验 |
| 4.3.3剔除硬件木马实验 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 未来展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
四、门级工艺映射中显式冗余的优化（论文参考文献）
- [1]RISC-V指令集架构研究综述[J]. 刘畅,武延军,吴敬征,赵琛. 软件学报, 2021(12)
- [2]基于信息流跟踪的硬件安全性分析[D]. 陈子昱. 电子科技大学, 2021(01)
- [3]规约驱动的片上系统一致性检测研究[D]. 顾海峰. 华东师范大学, 2020(02)
- [4]基于自然语言处理的摩擦学知识图谱构建及软件系统设计[D]. 华一雄. 上海交通大学, 2020(01)
- [5]面向控制流加速的粗粒度可重构单元的优化设计[D]. 赵莹莹. 东南大学, 2020
- [6]基于分组剪枝的CNN加速器设计与FPGA验证[D]. 吴成路. 东南大学, 2020(01)
- [7]基于RISCV处理器的抗辐照敏捷开发平台设计[D]. 谢光辉. 哈尔滨工业大学, 2020(01)
- [8]一种面向SOC性能评估的平台构建[D]. 胡有能. 杭州电子科技大学, 2020(04)
- [9]资源受限下阶层式集成学习研究[D]. 王虹飞. 华中科技大学, 2020
- [10]基于门级网表的硬件木马智能诊断方法研究[D]. 文宁. 电子科技大学, 2020(07)